Una importante clasificación dentro de este contexto es la metodología empleada para el proceso de diseño de un ASIC [5]. A continuación tres categorías que lo describen.
- Diseño estático sincronizado: esta primera categoría está basada en sensibilidad de los flancos y los esquemas de bases te tiempo de fase simple. Todos los elementos de almacenamiento son sensibles a los flancos de una señal de reloj común. Si el reloj para, todo el sistema podría estar en estado estático indefinidamente, esta técnica de diseño es igualmente aplicada a los dispositivos programables los cuales son un complemento muy utilizado de los ASIC´s para muchos sistemas. Esta es una categoría importante porque la mayoría de los sistemas diseñados hoy en día están construidos bajo este estándar.
- Diseño multifásico estático: estos circuitos están basados sobre un sistema de detección de niveles multifásicos de reloj. Usualmente existen dos fases de reloj pero existen casos donde se emplean hasta cuatro fases. Estos diseños tienen latch´s en cascada los cuales son sensibles a los niveles de un reloj principal, estos funcionalmente son equivalentes a flip-flop´s sensibles a flancos, solo una simple modificación es requerida para hacer que el match sea sensible a los flancos. Niveles multifásicos son realmente deseables cuando el chip desarrollado es el corazón del sistema, tal como un microprocesador. Los ASIC´s son usualmente utilizados como chips auxiliares en un sistema.
- Diseño multifásico dinámico: estos circuitos dinámicos requieren que sus señales de reloj puedan ser prolongadas para mantener sus estados. Aquí se usa la técnica de propagación de los transistores, almacenamiento capacitivo y precarga de buses. Es la metodología más avanzada.
